IT工程師數位筆記本

一、實驗目的

熟悉QuartusⅡ的VHDL文本設計過程，學習簡單時序邏輯電路的設計、仿真和測試方法。

二、實驗

1. 基本命題

用VHDL文本設計觸發器，觸發器的類型可任選一種。給出程序設計、仿真分析、硬件測試及詳細實驗過程。

① 實驗原理

由數電知識可知，D觸發器由輸入的時鐘信號（CLK）、數據輸入口（D）和數據輸出（Q）構成。本程序通過進程監視CLK和D\，當CLK為上升沿的時候，將D賦值給Q，要完成這個賦值操作，必須再借助一個信號S來進行值的傳遞。

② 程序設計

③ 仿真分析

仿真預測：輸入一組波形，當且僅當CLK為上升沿的時候，Q輸出D的值；否則，Q保持原值不變。

圖1  D觸發器仿真波形圖

    結論：仿真的結果與仿真預測一致。

④ 硬件測試

我們通過將輸出Q設為為燈泡(D1)，按鍵1為D，按鍵2為CLK。

表2-1  D觸發器在GWAC6板上目標芯片EP1C6Q240C8的引腳鎖定信息

如表2-1所示完成元件D觸發器與實驗板引腳的綁定。如圖2所示

圖2  D觸發器與實驗板引腳的綁定

2. 擴展命題

將設計的觸發器看成是一個元件，利用元件例化語句設計如圖4-1所示4D透明鎖存器。給出程序設計、仿真分析、硬件測試及詳細實驗過程。

圖3 4D透明鎖存器

① 實驗原理

    依據圖3 ，我們將所有觸發器的時鐘輸入端接入同一個時鐘，將第一個觸發器的輸入端接入D0輸入，第一個觸發器輸出Q0接入Q0。其他的D觸發器按照第一個觸發器的接法，按輸入、輸出口下標的遞增順序與對應的輸入、輸出總線相連。根據鎖存器的特性，在程序設計中，我們通過監視CLK的電平，當CLK為高電平時，將輸入原樣輸出；否則保持輸出狀態。

② 程序設計

③ 仿真分析

仿真預測：輸入一組波形，當且僅當BCLK為高電平的時候，BQ輸出BD的值；否則，BQ輸出高阻態。

圖4  4D透明鎖存器仿真波形圖

   實驗原理：為了讓實驗的效果明顯，我們取的BCLK周期為BD的兩倍。

    結論：仿真的結果與仿真預測一致。

④ 硬件測試

我們通過將BD（1）、BD（2）、BD（3）、BD（4）設為按鍵1、2、3、4，D1,D2,D3,D4為BQ(1)、BQ(2)、BQ(3)、BQ(4),CLK設置為按鍵5。

表2-2  4D透明鎖存器在GWAC6板上目標芯片EP1C6Q240C8的引腳鎖定信息

如表1-1所示完成元件4D透明鎖存器與實驗板引腳的綁定。如圖5所示

圖5  4D透明鎖存器與實驗板引腳的綁定